CoWoS 的核心环节 interposer：谁造、什么技术、产能到哪了

研究问题：CoWoS 的关键环节 interposer（转接板）——供应商是谁、什么技术、产能现状？它本身是不是 CoWoS 内部的 binding 子工序？ 完成日期：2026-06-18 边界声明：本文止于产业基本面，不输出估值/买卖/方向/仓位/目标价。份额、产能数字仅作"叙事-现实 gap"的输入证据（evidence ✓ / conclusion ✗）。 证据等级：A=公司一手（可写实）→ E=不可计分仅记录，怎么读证据分级。

行话看不懂？点开名词小注

名词小注（行业缩写，懂投资但不熟半导体封装的读者先看这段）：CoWoS（台积电的先进封装平台，把 GPU 芯片和它的高带宽内存并排装到同一块载板上）；interposer（转接板，芯片底下那块负责把成千上万根细线接通的中介基板）；CoW / WoS（CoWoS 的两段工序——先把芯片装到晶圆上、再装到基板上）；TSV（硅通孔，在硅片里打的垂直导通孔）；RDL（重布线层，用布线层来连线、替代整片硅）；LSI（局部硅桥，只在该连的地方嵌一小块硅，省掉一整片大硅）；reticle（光罩，单次曝光能覆盖的最大芯片面积，"3.3× reticle" 指拼到光罩的 3.3 倍大）；HBM（高带宽内存，"8× HBM3" 指能带 8 颗 HBM3）；wpm / kwpm（片/月、千片/月的产能单位）；OSAT（封装测试代工厂）；CoPoS（更下一代封装，把载板换成面板或玻璃）。

一、一句话结论

这块 interposer 主要还是台积电自己造；真正新冒出来的外部供应商是台积电的关系企业世界先进（VIS），不是市场传的联电（UMC）——而且就算多一家硅 interposer 代工厂，也很难真正缓解 CoWoS 的瓶颈，因为最卡的环节已经从"造硅片"挪到了"装硅桥"。

拆开看几点：

主路径：硅 interposer 主要由台积电在自家先进封装厂里造（C 级，研究机构与产业链口径）。
新外部供应者：世界先进（VIS）在新加坡的 12 吋合资厂 VSMC，把硅 interposer 加进了产品线（用 30–40nm 成熟工艺、规划月产能 44k 片、2027 年量产、产能已被订满，技术授权来自台积电）——但它到底是直接供货给台积电的 CoWoS，还是自己服务终端客户，目前还没坐实（C 级，方向单一待验证）。
不是联电：联电做的是自营的 2.5D interposer，直接卖给客户；"联电替台积电代工 CoWoS interposer"这种说法是没坐实的传闻（D 级）。
为什么多一家代工厂也难解套：随着 CoWoS 从 -S 世代走向 -L 世代，最卡的约束已经从"大块单片硅的良率"转到"硅桥贴装精度 + 板子翘曲"——瓶颈跑到了组装/键合端，不在单片硅 fab 这一端。

二、关键结构事实（决定性论据）

CoWoS 怎么分工（C 级，多源口径一致）：整个流程拆两段——CoW（Chip-on-Wafer，台积电在自家做 GPU 晶圆 + interposer + 键合）和 WoS（on-Substrate，转给封测厂上基板）。关键点是：interposer 的制造和 CoW 这两步都在台积电自有的先进封装厂里（AP5/AP6/AP7/AP8）。
三种 interposer 形态（A 级，台积电官方页）：
- CoWoS-S＝一整片全硅 interposer + TSV，官方上限是 3.3× reticle（约 2700mm²）；
- CoWoS-R＝有机材质的 RDL interposer，不用硅桥；
- CoWoS-L＝在 RDL interposer 里嵌入局部硅桥（LSI）拼出来的"重构 interposer"，尺寸一路放到 5.5×→9×→14×。
真正卡产能的是"封装 + HBM"，不是逻辑芯片本身（C 级，Epoch AI 口径）：四大 AI 芯片设计方吃掉了全球约 90% 的 CoWoS 产能，却只用掉约 12% 的先进逻辑芯片产能——瓶颈在封装侧，不在算逻辑那片硅。
怎么定性：interposer 确实是 CoWoS 内部的硬约束之一，但不是那个孤立的"最卡"步，这个判断定性上站得住（plausible）。至于"interposer、CoW 键合、最终组装到底谁最卡"的逐步定量拆分，目前下不了定论（数据被付费源独占，缺口见第十节）。

三、分段详解

① 供应商：谁来 fab 这块 interposer

台积电自造＝主路径（C 级）：用成熟节点（业界推断在 ~28–65nm 级）+ 12 吋晶圆——这个节点是从"世界先进用 30–40nm 做 interposer"间接推断的；台积电自家 interposer 的精确节点没有 A 级披露。
世界先进（VIS）＝新冒出来的外部供应者（C 级，本轮最硬的新料）：它在新加坡的合资 12 吋厂 VSMC 把硅 interposer 加进了产品组合，相关月产能口径为 55k→44k 片/月，2027 年量产、产能已订满，技术授权来自台积电，还在评估建第二座厂。仍待验证：它是直供台积电的 CoWoS，还是服务终端客户。
联电（UMC）：是自营，不是替台积电代工（B/C 级，关键的"防误读"框）：联电自营 2.5D TSI 直接供客户，拿下了高通的 HPC 订单（interposer + 混合键合，2026 Q1 量产），产能约 6k 片/月（2024 Q3 口径）。所谓"联电替台积电代工 CoWoS interposer"是没坐实的传闻（D 级），倾向于修正掉。
其他玩家（C/D 级）：格芯（GlobalFoundries，称可提供）、中芯国际（服务中国客户、产能有限）、三星（I-Cube 自有）。超过单光罩、要拼接的大尺寸 interposer，公开源里只有台积电被确认能量产。 封测厂（日月光/安靠/矽品/力成）承接的是 WoS 上基板 + 溢出整线，不是 interposer 制造本身。

② 技术：interposer 形态随变体演进

（来源：台积电 CoWoS/3DFabric 官方页 A 级 + 一手媒体补强）

尺寸轨迹：~1.5×（2016）→ 3.3×（当下，可带 8 颗 HBM3）→ 5.5×（2025–26，可带 12 颗 HBM4）→ "Super Carrier" 9×（7,722mm²，2027 年认证）→ 14×（2029，可带 24 颗 HBM5E）。
代际对应：Hopper（H100/H200）用 CoWoS-S；Blackwell（B200/GB200）用 CoWoS-L（首批量产 -L 的产品）；Rubin 用 4× 级的 -L；AMD 的 MI300 用 -S（3.5×），MI400 转 -L；博通封装的 Google TPU 用 -L。

③ 产能 / 它到底是不是 binding 子工序

（来源：台积电 2026Q1 法说会 A 级 + TrendForce/摩根士丹利估算 C/D 级）

CoWoS 整体产能：约 35 →（2025 满载）75–80 → 约 120–130（2026）→ 约 170 千片/月（2027）；台积电 CEO 魏哲家说封装"very tight（非常紧）……会延续到 2027"（A 级）；头部客户锁掉了 85% 以上。
最卡的子工序会随变体迁移（C/D 级）：-S 时代卡在大块硅 interposer 的良率、光罩拼接、TSV 应力、薄硅翘曲（3.5× 就是实用极限）；**-L 时代（Blackwell）**则卡在硅桥贴装精度 + 热膨胀系数失配导致的翘曲（这是 Blackwell 延期好几个月的主因）。

四、区间判断（会怎样、多少、多久）

外部供应：VIS 要到 2027 年量产、且产能已订满——所以外部多元化最早 2027 年才有小幅增量，而且它会不会分流给台积电还没定（C 级）。
整体紧缺：CoWoS 的"very tight"会延续到 2027（A 级）；光罩上限逐年放大（2027 年 9×、2029 年 14×）属于"能力解套"而非"产能解套"（B/C 级）。
长期出路：从 -L（RDL + 小硅桥）走向 CoPoS（面板/玻璃基板，2028–29 年量产，台积电官方页）。

五、最能推翻结论的 3 个条件（监控触发器）

任何 A/B 级证据坐实"联电（或别家）替台积电代工 CoWoS 的硅 interposer"的规模或合同 → 会推翻"联电＝自营、非代工"这个修正。
VIS/VSMC 在法说会上确认直供台积电 CoWoS、并报出起量片数 → 把"VIS 涌现"从待定升级为外部供应实锤。
付费源拆出"interposer 制造就是 CoWoS 最 binding 的子工序" → 会推翻"interposer fab 非最卡步"的判断。

六、我不会信的叙事（及为什么）

❌ "联电正替台积电代工、分流 CoWoS interposer"——公开源拼不出规模、起始时间和合同，而且和"联电自营 interposer 直供高通"这条硬事实直接打架；很可能是把"联电自营"误读成了"替台积电代工"。
❌ "换一家、多一家硅 interposer 代工厂就能缓解 CoWoS 瓶颈"——-L 时代真正卡的是硅桥贴装精度 + 翘曲，不是单片硅 fab；硅 interposer 多元化解不了组装/键合端的约束。
❌ "CoWoS-L 一定更便宜、更省"——有相反说法（AnySilicon 称 -L 比 -S 贵 20–40%）；约束并没有消失，只是从 fab 端转到了键合端（这条冲突未解，两种口径并列保留）。